인텔이 옹스트롬(0.1나노미터) 단위까지 미세화 차원을 확장한 반도체 로드맵을 발표했다. GAA(게이트올어라운드) 기술인 ‘리본펫(Ribbon-FET)’과 금속배선을 실리콘 후면에 배치하는 파워비아 기술도 공개했다.

이를 통해 오는 2025년 반도체 생산공정 리더십을 탈환, ‘공정의 인텔’ 명성을 되찾겠다는 목표다.

팻 겔싱어 인텔 CEO(최고경영자)는 26일(현지시간) 열린 ‘인텔 액셀러레이티드’를 통해 인텔의 공정 로드맵을 공개했다. 겔싱어 CEO는 “인텔은 2025년까지 공정 성능 리더십으로 가는 확실한 길을 모색하기 위해 혁신 로드맵을 가속화하고 있다”며 “주기율표의 모든 원소가 고갈될 때까지 인텔은 무어의 법칙을 지속해 나갈 것이며 실리콘의 마법과 같은 혁신을 거침없이 추구할 것”이라고 말했다.

이날 인텔은 앞으로 노드 이름에서 반도체 게이트 길이를 의미하는 ‘나노’를 붙이지 않기로 했다고 밝혔다. 원래 노드명에 붙는 나노는 트랜지스터에서 스위치 기능을 하는 게이트 길이를 뜻한다. 

그러나 미세공정 기술이 20나노미터 이하로 진화하면서는 노드명과 실제 게이트 길이간에 간극이 커졌다. 3D(3차원) 핀펫 기술이 도입돼 게이트 길이를 줄이지 않고도 동일한 스위칭 성능을 낼 수 있게 됐기 때문이다. 즉 TSMC의 16나노 이하 공정이나 삼성전자 14나노 이하 공정에서 실제 게이트 길이는 이보다 더 길다. 

이는 시장과 고객들 사이 의사소통을 방해한다는 게 인텔의 주장이다. 이에 인텔은 현재의 10나노 슈퍼펫 제품까지만 노드명에 나노를 붙이고, 앞으로는 ‘인텔7’⋅’인텔4’⋅’인텔3’⋅’인텔20A’식으로 나노를 뺀 채 명명한다.

권명숙 인텔코리아 사장은 “공정 노드명에 대한 평가는 업계가 혼란을 겪고 있는 것 중의 하나”라고 말했다. 실제 인텔의 10나노 반도체는 1㎜² 당 트랜지스터 숫자가 TSMC⋅삼성전자 7나노 칩과 유사한 수준이다. 

인텔7 기반 제품은 올 연말에서 내년 초, 인텔4는 2022년 하반기 생산에 들어간다. 인텔3 양산 목표 시점은 2023년 하반기다. 인텔4부터 EUV(극자외선) 노광 공정이 전면 도입되며, 인텔은 이날 대구경(High-NA) EUV 장비를 업계 최초로 도입하겠다고 밝혔다.

미세화 단계가 옹스트롬(angstrom) 단위로 구현되는 인텔20A는 2024년 양산이 목표로, 리본펫과 파워비아 기술이 처음 적용된다. 리본펫은 삼성전자⋅TSMC가 개발 중인 GAA를 뜻하는 인텔의 브랜드명이다. GAA와 마찬가지로 채널의 4면 전체를 게이트가 감싸는 형태다. 

파워비아는 반도체 칩에 전류와 신호를 전달하는 금속 배선을 반도체 후면에도 배치하는 기술이다. 아직 양산에 시도된 바는 없다. 배선의 역할을 전류 전달과 신호 전달로 나누고, 이들을 분리해 반도체 전후면에 각각 배치하는 것이다. 신호 전달 노이즈를 줄이고, 전류 공급 효율도 높일 수 있다는 게 인텔측 설명이다.

인텔의 차세대 패키징 기술인 ‘포베로스’ 역시 ‘포베로스 2세대’, ‘포베로스 옴니’, ‘포베로스 다이렉트’ 등으로 진화가 예정됐다. 기술이 진화할수록 패키지 단에서의 전력 전달 및 신호 전달 효율이 높아진다. 

나승주 인텔코리아 상무는 “반도체 1개 다이를 통해 모든 기능을 구현하는 것은 한계에 직면했다”며 “첨단 패키징 기술로 다이들을 연결해 효율적으로 기능을 구현해야 한다”고 설명했다.